处理器验证是芯片开发过程中至关重要但却充满挑战的环节。根据现有统计数据，自2007年以来，验证工程师与设计工程师的比例不断增加，且超过86%的芯片项目在首次流片时未成功，75%的项目超出了预定的时间表。尽管投入了大量资源，验证的质量和效率始终未能达到预期。因此，寻找更高效的验证方法变得尤为迫切。

目前，处理器验证多采用协同仿真方法，通过将待验证的设计（DUT）与指令集模拟器等参考模型进行联合仿真。然而，随着RISC-V指令集的快速扩展，指令集的复杂性急剧上升，这使得验证工作量大大增加，验证过程也变得更加困难。

此外，随着处理器规模的扩大，仿真速度大幅下降。尤其在使用软件仿真时，处理器设计的规模越大，仿真速度越慢，导致验证工作远远落后于设计进度。例如，当仿真从单核处理器扩展到多核处理器时，仿真速度会下降92%，这是当前验证方法面临的一个重大瓶颈。

为了提高验证效率，徐易难介绍了一种基于硬件仿真平台的验证加速方法。通过利用硬件仿真平台（如FPGA或仿真器），可以显著加速处理器电路的仿真过程，同时优化DUT与参考模型之间的整体验证速度。硬件加速验证平台的一个显著特点是，它能够以更高的速度完成DUT与参考模型的协同仿真，尤其是在面对大规模处理器设计时，能够有效提升仿真效率。

然而，尽管硬件仿真加速在一定程度上解决了速度问题，验证数据的通信开销依然是一个难以忽视的瓶颈。即使在采用高性能硬件平台（如Cadence Palladium或Xilinx FPGA）时，通信开销依然存在，未能达到理想的验证速度。

为了解决上述挑战，徐博士提出了一种全新的验证方法——可综合验证方法（SVM）。与传统的硬件-软件协同仿真方法不同，SVM完全将验证逻辑实现为硬件，这样一来，原本需要进行高开销数据传输的验证过程可以通过片上逻辑来实现，从而消除了通信带来的性能开销。